时钟命名

天诚许东辉

测叉分时钟两个频率要一致，万用表测电压也必须完全一致叉分时钟的电压全部是0.4V

CLK_CPU_BCLK   166/200MHZ   0.38V

CLK_CPU_BCLK#    CPU的前段总线时钟。

  BCLK--BUSCLK ,BUS：总线。

CLK_MCH_BCLK   166/200MHZ   0.38V

CLK_MCH_BCLK#   北桥的前段总线时钟

CLK_3GPLL     100MHZ   0.38V

CLK_3GPLL#  北桥内部的DMI控制器所需要的总线时钟  DIM总线等于PCI的4倍数，但是厂家可以设置为PCI的2倍数，严重缩水。一个PCI为两个传输两个接受，4个数据。

DREF_SSCLK   100MHZ   

DREF_SSCLK#   北桥内部的LVDS模块的时钟

DREFCLK   96MHZ

DREFCLK#   北桥内部的VGA模块的时钟

CLK_PCIE_ICH  100MHZ

CLK_PCIE_ICH#  南桥内部PCIE  DMI控制器时钟，南桥内部DMI控制器坏表现为有PCI复位没有平台复位。

CLK_ICH_SATA   100MHZ 0.4v

CLK_ICH_SATA# 南桥内部的SATA时钟控制器

CLK_ICH4 14.318      14.318MHZ 供给南桥内部的ACPI<中断控制器>，供给低速外设，用来选择优先处理或者中断某个信号，没有此频率南桥不出复位。0.4V

CLK_USB48  48MHZ   USB设备的时钟 1.6V

CLK_ICHPCI   33MHZ 南桥内部的PCI控制器的时钟，目前新机器中PCI总线几乎只挂读卡器。1.7V

MPCIE WLAN  100MHZ  无线网卡与时钟芯片的时钟频率0.4V

RTL8111B/C/C  100MHZ  网卡与时钟芯片的时钟频率

PCIE NEWCARE  100MHZ 扩展坞的时钟频率  0.38V

北桥给内存的时钟：

M_CLK_DDR0

M_CLK_DDR0#

M_CLK_DDR1

M_CLK_DDR1#

M_CLK_DDR2

M_CLK_DDR2#

M_CLK_DDR3

M_CLK_DDR3#  北桥与内存的时钟

挂PCIE总线设备的时钟都是100MHZ   挂PCI总线设备的时钟都是33MHZ

LPC总线的时钟频率与PIC的时钟频率一致，都是33MHZ。

XUBS总线的BIOS不需要时钟， LPC总线的BIOS需要时钟。

945时钟的开启信号是低电压有效，有CPU核心电源管理芯片发出。  

965和965以后时钟开启信号是高电压有效，由南桥的VRMPWRGD和SLP_S3#信号逻辑相与发出。

   

时钟芯片的工作条件：

供电，        晶振，       和时钟开启信号，系统管理总线。